一种基于fpga的mac以太网系统设计(附件)【字数：9991】
摘 要以太网（Ethernet)技术凭借高速、通用、可提供更大范围远程访问的优点，已经成为嵌入式系统研究领域的热点。本课题采用FPGA作为设计实现的载体，可以缩短开发周期，为调试修改提供便利。本毕业设计通过以太网控制器外接PHY芯片实现数据链路层通信，该通信符合IEEE 802.3 和IEEE 802.3u 规范所规定的10Mbit/s 和100Mbit/s 以太网标准。整个系统由发送模块ipsend、接收模块iprecieve和校验模快crc组成。本毕业设计采用自顶向下逐渐递进的方式，依据以太网通信的UDP协议、MAC协议和CSMA/CD协议原理，实现MAC以太网网络通信系统设计,经过测试验证了系统的功能。
目 录
第一章 绪论 1
1.1课题的背景及意义 2
1.2国内外研究状况 2
1.2本文主要内容 2
第二章 FPGA流程与综合软件分析 3
2.1FPGA开发流程 4
2.2Xilinx ISE的硬件平台设计 6
2.3Modelsim软件平台设计 6
第三章 以太网MAC通信协议 6
3.1UDP协议 7
3.2以太网MAC协议 7
3.2.1MAC帧的格式 7
3.2.2MAC层的功能 9
3.3CSMA/CD协议 9
3.4CRC校验算法 10
第四章 以太网通信的实现 10
4.1以太网控制器模块 11
4.2GMII工作原理 12
4.3硬件环境 12
第五章 仿真测试及功能实现 14
5.1整体电路分析 14
5.2模块原理图和仿真 14
5.2.1ipsend发送模块 15
5.2.2iprecieve接收模块 16
5.2.3CRC校验模块 18
5.3以太网通信测试 19
结束语 21
致 谢 22
参考文献 23
附录A ipsend模块 24
附录B iprecieve模块 28 *好棒文|www.hbsrm.com +Q: &351916072&
附录C crc模块 32
第一章 绪论
1.1课题的背景及意义
自从以太网技术诞生以来,就凭借自身优秀的性能迅速确定了其在局域网的工业和家用等应用领域的地位，并且于1982年被IEEE正式确认，成为多数网络使用的标准协议。现阶段，技术不断改进，以太网速度越来越快，应用范围越来越广泛。网速从一开始的10兆发展到现在的10吉，以至于以太网应用在城域网甚至广域网中也成为了可能。
虽然以太网技术的组成众多，但最核心的部分在OSI中的物理层和数据链路层。而数据链路层是由两部分子层组成，即媒体接入控制子层和逻辑链路控制子层。但是在应用过程中，LLC即逻辑链路子层只是一个概念，并没有太大实际的作用，在介质发生变化时，LLC子层并不需要太大的改变就能应对，因此我们在学习以太网技术时，首先要先研究以太网MAC层协议。
对MAC子层的研究极其重要，因为它主要负责上层数据的封包以及物理层比特流的解封，这个功能使以太网实现流量和数据的传送成为了可能。除此之外MAC子层还具有控制流量和差错校验的作用，因此，对MAC层协议的研究可以使以太网接入技术得到迅速的发展，可以加快数据传送的速度和拓宽技术应用的范围，同时以太网技术更便利。另外它对网络设备的研究也非常的重要，比如网桥、交换机等设备的研究过程也需要MAC子层。
1.2国内外研究状况
以太网技术正处于快速的发展中，变得越来越快速，百兆之后，又有了千兆万兆以太网的概念。千兆以太网接口主要应用方面发生了变化，碰撞检测，多重访问和载波监听不再和以前一样重要，它的应用主要是体现在在点和点之间的线路上。但是对于所有以太网的组成结构方面，不论是千兆、万兆还是传统以太网采用的结构都是类似的，均为以太网帧结构。12年6月份，10G网速的以太网正式被确认。它分别是由10GBASEX、10GBASER和第三种10GBASEW组成。其中10GBASEX有一个WDM器件、四个接收器和四个激光器，使用得是特紧凑型包装，它的发送器或者接收器都是以3.125Gb/s的速度进行工作的。10GBASER具有10.000Gb/s的数据流而且使用的是串行接口，此外它的编码是64B/66B，并且拥有10.3Gb/s的时钟速率。10GBASEW的时钟速率要比10GBASER略低，约为9.953Gb/s，不过10GBASEW可以兼容SONET OC192的广域网接口，这是它的一个重要特性。尽管10G以太网的类型不同，但是它们和传统以太网一样，都采用相同的组成结构，都是在传统以太网上的基础上升级来的，10G以太网使用不同的编码方式或者采用波分复用的技术把传统以太网的速度提高到了10Gbit/s。
另一方面，以太网传输速度加快的同时，它的工作模式发生了巨大的变革，从最初的半双工发展到如今的全双工。模式的改变不仅加快了通信中的传送速度，同时成功的克服了传统通信对传输距离的限制。
1.3本课题主要内容
本课题介绍了一种基于FPGA的MAC以太网系统设计，课题选用ISE软件，在Artix7系列的AX516开发板的基础上，利用Verilog?HDL语言进行逻辑描述，采用描述语言和图形输入结合的方法设计了一个以太网控制器外部连接一块PHY芯片就可以进行通信的电路，该通信完全符合IEEE 802.3 和IEEE 802.3u 规范所规定的10Mbit/s 和100Mbit/s 以太网标准。最后对该电路功能进行时序仿真测试和硬件仿真测试。
本课题将事先获得的8位128个字节时域信号数据由主机通过以太网传输至以太网控制器模块，再从以太网控制器发送回主机。各部分关系如图11所示。
图11 模块关系图
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第一章 绪论 1
1.1课题的背景及意义 2
1.2国内外研究状况 2
1.2本文主要内容 2
第二章 FPGA流程与综合软件分析 3
2.1FPGA开发流程 4
2.2Xilinx ISE的硬件平台设计 6
2.3Modelsim软件平台设计 6
第三章 以太网MAC通信协议 6
3.1UDP协议 7
3.2以太网MAC协议 7
3.2.1MAC帧的格式 7
3.2.2MAC层的功能 9
3.3CSMA/CD协议 9
3.4CRC校验算法 10
第四章 以太网通信的实现 10
4.1以太网控制器模块 11
4.2GMII工作原理 12
4.3硬件环境 12
第五章 仿真测试及功能实现 14
5.1整体电路分析 14
5.2模块原理图和仿真 14
5.2.1ipsend发送模块 15
5.2.2iprecieve接收模块 16
5.2.3CRC校验模块 18
5.3以太网通信测试 19
结束语 21
致 谢 22
参考文献 23
附录A ipsend模块 24
附录B iprecieve模块 28 *好棒文|www.hbsrm.com +Q: &351916072&
附录C crc模块 32
第一章 绪论
1.1课题的背景及意义
自从以太网技术诞生以来,就凭借自身优秀的性能迅速确定了其在局域网的工业和家用等应用领域的地位，并且于1982年被IEEE正式确认，成为多数网络使用的标准协议。现阶段，技术不断改进，以太网速度越来越快，应用范围越来越广泛。网速从一开始的10兆发展到现在的10吉，以至于以太网应用在城域网甚至广域网中也成为了可能。
虽然以太网技术的组成众多，但最核心的部分在OSI中的物理层和数据链路层。而数据链路层是由两部分子层组成，即媒体接入控制子层和逻辑链路控制子层。但是在应用过程中，LLC即逻辑链路子层只是一个概念，并没有太大实际的作用，在介质发生变化时，LLC子层并不需要太大的改变就能应对，因此我们在学习以太网技术时，首先要先研究以太网MAC层协议。
对MAC子层的研究极其重要，因为它主要负责上层数据的封包以及物理层比特流的解封，这个功能使以太网实现流量和数据的传送成为了可能。除此之外MAC子层还具有控制流量和差错校验的作用，因此，对MAC层协议的研究可以使以太网接入技术得到迅速的发展，可以加快数据传送的速度和拓宽技术应用的范围，同时以太网技术更便利。另外它对网络设备的研究也非常的重要，比如网桥、交换机等设备的研究过程也需要MAC子层。
1.2国内外研究状况
以太网技术正处于快速的发展中，变得越来越快速，百兆之后，又有了千兆万兆以太网的概念。千兆以太网接口主要应用方面发生了变化，碰撞检测，多重访问和载波监听不再和以前一样重要，它的应用主要是体现在在点和点之间的线路上。但是对于所有以太网的组成结构方面，不论是千兆、万兆还是传统以太网采用的结构都是类似的，均为以太网帧结构。12年6月份，10G网速的以太网正式被确认。它分别是由10GBASEX、10GBASER和第三种10GBASEW组成。其中10GBASEX有一个WDM器件、四个接收器和四个激光器，使用得是特紧凑型包装，它的发送器或者接收器都是以3.125Gb/s的速度进行工作的。10GBASER具有10.000Gb/s的数据流而且使用的是串行接口，此外它的编码是64B/66B，并且拥有10.3Gb/s的时钟速率。10GBASEW的时钟速率要比10GBASER略低，约为9.953Gb/s，不过10GBASEW可以兼容SONET OC192的广域网接口，这是它的一个重要特性。尽管10G以太网的类型不同，但是它们和传统以太网一样，都采用相同的组成结构，都是在传统以太网上的基础上升级来的，10G以太网使用不同的编码方式或者采用波分复用的技术把传统以太网的速度提高到了10Gbit/s。
另一方面，以太网传输速度加快的同时，它的工作模式发生了巨大的变革，从最初的半双工发展到如今的全双工。模式的改变不仅加快了通信中的传送速度，同时成功的克服了传统通信对传输距离的限制。
1.3本课题主要内容
本课题介绍了一种基于FPGA的MAC以太网系统设计，课题选用ISE软件，在Artix7系列的AX516开发板的基础上，利用Verilog?HDL语言进行逻辑描述，采用描述语言和图形输入结合的方法设计了一个以太网控制器外部连接一块PHY芯片就可以进行通信的电路，该通信完全符合IEEE 802.3 和IEEE 802.3u 规范所规定的10Mbit/s 和100Mbit/s 以太网标准。最后对该电路功能进行时序仿真测试和硬件仿真测试。
本课题将事先获得的8位128个字节时域信号数据由主机通过以太网传输至以太网控制器模块，再从以太网控制器发送回主机。各部分关系如图11所示。
图11 模块关系图
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