关于数字ic收缩芯片模块面积的分析与研究【字数：8244】
摘 要在数字集成电路后端设计过程中，芯片的面积是衡量芯片质量的重要指标之一。本文基于synopsys公司的ICCII软件，研究了在7nm设计工艺下芯片的物理设计阶段，对芯片的模块面积进行优化。将面积从580*580微米缩小到240*780微米，然后根据新版面积重新调整macro位置。本文在研究过程中，遇到因为port摆放过于密集产生DRC问题。在使用TCL脚本修改port位置，解决DRC问题后，最终得到一版面积减小、布局布线没有DRC的芯片模块。
目 录
第一章 绪论 1
1.1研究背景 1
1.2研究内容 1
第二章 数字后端流程介绍 2
2.1总体流程 2
2.1数字后端设计主要流程 2
第三章 FloorPlan布局设计 4
3.1FloorPlan基本概念 4
3.1.1基本概念 4
3.1.2主要内容 4
3.2FloorPlan的布局规则 5
3.3FloorPlan的设计检查 7
3.3.1Color线检查 7
3.3.2Power 电源线检查 7
3.3.3BaseDRC检查 8
第四章 优化芯片模块面积 9
4.1缩小模块面积 9
4.1.1修改面积 9
4.1.2检查结果 11
4.2TCL脚本解决DRC问题 12
4.2.1分析DRC 12
4.2.2port摆放规则 14
4.2.3脚本内容和思路 15
第五章 DRC检查与结果分析 19
结束语 21
致 谢 22
参考文献 23
附录 24
附录A 修改port位置的tcl脚本 24
附录B ICC中读取新版port位置的约束文件 26
附录C Port摆放的约束文件 26
绪论
1.1研究背景
信息时代科技发展迅速，而半导体集成电路技术是新一代信息技术最为基础、最为关键的核心技术。由于现代半导体技术 *好棒文|www.hbsrm.com +Q: ^351916072*
、移动通信技术和计算机技术的不断创新，集成电路行业得到了迅猛发展。芯片的工艺从最初的微米发展到现今的7nm，同时芯片的规模也越来越大，系统复杂性也越来越高。坚持自主发展，增强技术创新能力和产业核心竞争力，掌握集成电路的核心技术，提高具有自主知识产权产品的比重是我国目前发展集成电路行业的首要任务。
1.2研究内容
本文所关注的是集成电路中的数字集成电路（ASIC）物理设计。物理设计是将前端的RTL代码转化为门级网表再到物理电路的过程。主要流程可以概括为物理设计建库与验证、布图规划和布局、时钟树综合、布线、静态时序分析、功耗与信号完整性分析、芯片的最终验证和签核。其中布局规划在芯片设计中占据着重要的地位，如果布局不合理，就会影响到芯片的性能，使芯片的时序难以满足，布线也会变得困难，出现许多DRC,从而影响芯片的QoR。通常来讲，布局规划只占了整个设计过程很少的精力，却可以说决定了接近50%的未来。
布局规划的目标主要分为4个部分：
（1）确定芯片面积。芯片面积和成本息息相关，面积小了，成本自然就会降低。但是芯片面积太小，就会造成拥塞程度高，难以布线。所以布局的最初目标就是在保证布线的情况下确定一个节约成本的、合理的芯片面积。
（2）确保时序的收敛。在数字集成电路设计中，所有信号的传输都是在时钟信号驱动，所以从一个寄存器到达另一个寄存器的路径长短决定了芯片的性能。同时还会有时钟信号能够同时到达的时序要求。所以在布局规划阶段就要对芯片延迟进行预估。
（3）保证芯片的稳定。布局规划中的电源规划，是保证芯片内部电源分布均匀、供电充足、芯片工作稳定的必要条件。
（4）满足布线的要求。布局规划的目的就是为了方便走线，在保证布线通畅时，尽量缩短走线的长度，也即减小连线的延迟，从而有效的提高芯片的性能。
评价一个芯片通常从它的性能、功耗和成本上来考量。其中芯片的成本主要由芯片的大小来决定，所以在考虑优化芯片的时候，缩小面积也是其中一种优化方案。在我们选择优化面积的时候，需要不断地尝试各种面积，找到能够保证布线同时节约成本的面积。同时，优化面积可以进一步减小功耗，但因为往往受到封装的约束，和其他低功耗方法相比，通过减小面积降低功耗的效果比较有限。
数字后端流程介绍
2.1总体流程
芯片的设计流程主要分为前端和后端两个部分。前端主要负责逻辑实现，后端则是负责将前端的成果进行物理实现。前端设计通常使用硬件描述语言，通过RTL编程设计电路，实现芯片所需的功能。后端设计通常对前端生成的网表（器件和器件连接的网络）进行布局布线，最终生成GDSII文件，送至工厂流片，批量生产。
2.1数字后端设计主要流程
数字后端设计流程主要包括FloorPlan（布局规划）,Placement（布局）,Cts（时钟树综合）,Routing（布线），STA（静态时序分析）。
（1）FloorPlan布局规划
布局规划是后端前期的一个设计过程，也是整个后端设计的基石。它其实类似于城市规划，需要先对芯片有一个合理的布局，才能开始“盖房子”、搞设计。如果布局不合理，就会影响到芯片的性能，使芯片的时序难以满足，布线也会变得困难，出现许多DRC,从而影响芯片的良品率。通常来讲，布局规划只占了整个设计过程很少的精力，却可以说决定了接近50%的未来。摆放macro之前，首先要观察macro和port之间的数据流，如果macro和某部分port数据连接关系连接比较紧密，可以把它们放到靠近的位置。同时还要注意FloorPlan一些摆放的规则，以免出现DRC。
（2）Placement布局
Place阶段开始自动布局摆放cell。首先是要先设置芯片各种corner工艺和工作方式，同时考虑PVT的影响。Place自动布局时有两种方式，一种是时序驱动，一种是congestion（拥塞）驱动。因为place时需要满足timing的violation不能太大，同时congestion也不能太高。congestion过高绕线就会很难绕通，同时也会出现很多DRC,并且后期修timing violation时会没有地方去插一些缓冲器。自动布局之后，系统会做一些legalize_placement,就是将摆放的cell稍微移动，摆放到合法的位置上去，避免一些摆放重叠和摆放不对连接不上电源之类的问题。这一步整体的位置不会有太大变化。随后place还会进行粗略地timing优化，DRC优化。
目 录
第一章 绪论 1
1.1研究背景 1
1.2研究内容 1
第二章 数字后端流程介绍 2
2.1总体流程 2
2.1数字后端设计主要流程 2
第三章 FloorPlan布局设计 4
3.1FloorPlan基本概念 4
3.1.1基本概念 4
3.1.2主要内容 4
3.2FloorPlan的布局规则 5
3.3FloorPlan的设计检查 7
3.3.1Color线检查 7
3.3.2Power 电源线检查 7
3.3.3BaseDRC检查 8
第四章 优化芯片模块面积 9
4.1缩小模块面积 9
4.1.1修改面积 9
4.1.2检查结果 11
4.2TCL脚本解决DRC问题 12
4.2.1分析DRC 12
4.2.2port摆放规则 14
4.2.3脚本内容和思路 15
第五章 DRC检查与结果分析 19
结束语 21
致 谢 22
参考文献 23
附录 24
附录A 修改port位置的tcl脚本 24
附录B ICC中读取新版port位置的约束文件 26
附录C Port摆放的约束文件 26
绪论
1.1研究背景
信息时代科技发展迅速，而半导体集成电路技术是新一代信息技术最为基础、最为关键的核心技术。由于现代半导体技术 *好棒文|www.hbsrm.com +Q: ^351916072*
、移动通信技术和计算机技术的不断创新，集成电路行业得到了迅猛发展。芯片的工艺从最初的微米发展到现今的7nm，同时芯片的规模也越来越大，系统复杂性也越来越高。坚持自主发展，增强技术创新能力和产业核心竞争力，掌握集成电路的核心技术，提高具有自主知识产权产品的比重是我国目前发展集成电路行业的首要任务。
1.2研究内容
本文所关注的是集成电路中的数字集成电路（ASIC）物理设计。物理设计是将前端的RTL代码转化为门级网表再到物理电路的过程。主要流程可以概括为物理设计建库与验证、布图规划和布局、时钟树综合、布线、静态时序分析、功耗与信号完整性分析、芯片的最终验证和签核。其中布局规划在芯片设计中占据着重要的地位，如果布局不合理，就会影响到芯片的性能，使芯片的时序难以满足，布线也会变得困难，出现许多DRC,从而影响芯片的QoR。通常来讲，布局规划只占了整个设计过程很少的精力，却可以说决定了接近50%的未来。
布局规划的目标主要分为4个部分：
（1）确定芯片面积。芯片面积和成本息息相关，面积小了，成本自然就会降低。但是芯片面积太小，就会造成拥塞程度高，难以布线。所以布局的最初目标就是在保证布线的情况下确定一个节约成本的、合理的芯片面积。
（2）确保时序的收敛。在数字集成电路设计中，所有信号的传输都是在时钟信号驱动，所以从一个寄存器到达另一个寄存器的路径长短决定了芯片的性能。同时还会有时钟信号能够同时到达的时序要求。所以在布局规划阶段就要对芯片延迟进行预估。
（3）保证芯片的稳定。布局规划中的电源规划，是保证芯片内部电源分布均匀、供电充足、芯片工作稳定的必要条件。
（4）满足布线的要求。布局规划的目的就是为了方便走线，在保证布线通畅时，尽量缩短走线的长度，也即减小连线的延迟，从而有效的提高芯片的性能。
评价一个芯片通常从它的性能、功耗和成本上来考量。其中芯片的成本主要由芯片的大小来决定，所以在考虑优化芯片的时候，缩小面积也是其中一种优化方案。在我们选择优化面积的时候，需要不断地尝试各种面积，找到能够保证布线同时节约成本的面积。同时，优化面积可以进一步减小功耗，但因为往往受到封装的约束，和其他低功耗方法相比，通过减小面积降低功耗的效果比较有限。
数字后端流程介绍
2.1总体流程
芯片的设计流程主要分为前端和后端两个部分。前端主要负责逻辑实现，后端则是负责将前端的成果进行物理实现。前端设计通常使用硬件描述语言，通过RTL编程设计电路，实现芯片所需的功能。后端设计通常对前端生成的网表（器件和器件连接的网络）进行布局布线，最终生成GDSII文件，送至工厂流片，批量生产。
2.1数字后端设计主要流程
数字后端设计流程主要包括FloorPlan（布局规划）,Placement（布局）,Cts（时钟树综合）,Routing（布线），STA（静态时序分析）。
（1）FloorPlan布局规划
布局规划是后端前期的一个设计过程，也是整个后端设计的基石。它其实类似于城市规划，需要先对芯片有一个合理的布局，才能开始“盖房子”、搞设计。如果布局不合理，就会影响到芯片的性能，使芯片的时序难以满足，布线也会变得困难，出现许多DRC,从而影响芯片的良品率。通常来讲，布局规划只占了整个设计过程很少的精力，却可以说决定了接近50%的未来。摆放macro之前，首先要观察macro和port之间的数据流，如果macro和某部分port数据连接关系连接比较紧密，可以把它们放到靠近的位置。同时还要注意FloorPlan一些摆放的规则，以免出现DRC。
（2）Placement布局
Place阶段开始自动布局摆放cell。首先是要先设置芯片各种corner工艺和工作方式，同时考虑PVT的影响。Place自动布局时有两种方式，一种是时序驱动，一种是congestion（拥塞）驱动。因为place时需要满足timing的violation不能太大，同时congestion也不能太高。congestion过高绕线就会很难绕通，同时也会出现很多DRC,并且后期修timing violation时会没有地方去插一些缓冲器。自动布局之后，系统会做一些legalize_placement,就是将摆放的cell稍微移动，摆放到合法的位置上去，避免一些摆放重叠和摆放不对连接不上电源之类的问题。这一步整体的位置不会有太大变化。随后place还会进行粗略地timing优化，DRC优化。
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