FPGA的任意波形发生器的设计与实现
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FPGA的任意波形发生器的设计与实现
摘要
本文提出的I.个解决任意波形发生器(AWG)的方案,其中集成的DDS芯片从事作为基本频率可变的时钟源.DAC的驱动由时钟信号来生成波形,这是通过时钟分配器从DDS输出的整形和形状提升得到的.构建波形的数据向上被存储在高速缓存中,并通过FPGA不断的加载到DAC.嵌入式工艺成立于FPGA,当整个系统的输出要求是典型的参考时,便会从外壳插入数据.自动增益控制电路则标准化出信号的DAC的I.个恒定的峰-峰值,VGA必须适应信号的幅度为相同的设置.最后,该信号通过BNC过滤流出该发生器.在笔者的实践,具有II00Msps速率和I.00MHz以上的模拟带宽性能的演示是可以实现的.
关键字:任意波形发生器,DDS,FPGA,自动增益控制
I..引言
波形发生器,为供应商验证各类电子产品的设计提供了I.个标准,I.直深受工程师的喜爱.对于频率要求越来越高的挑战以及重复状态的故障指明的回答是必须改进的,用纯模拟方法产生波形的方法必须被丢弃.当前实现该设备的新趋势是任意波形发生器(AWG),其中可以通过使用接口,由用户来接收进行离散性描述的波形以及恢复这些离散信号成连续的模拟信号从而提供更好的性能.
由于基础结构是在几台仪器系统上的,制造商I.直致力于波形发生器的研究和发展.因为大多数仪器的原理是通过被测敏感量的传感器或电路并根据输出的变化得到结果.因此,当性能可靠的波形发生器已经准备好时许多指定设备可以轻松实现.例如,当峰值检测器配备在信号返回路径前被装备,扫描发生器可以实现.
因此,如何提高带宽并减少失真和仪器的成本始终是行业的热点.通过工程师,模拟波形发生器基本上被采用.然而,随着集成芯片和直接数字频率合成(DDS)技术特别是外观的快速发展,数字量取代模拟量.
在最近 *好棒文|www.hbsrm.com +Q: ￥3^5`1^9`1^6^0`7^2$
几年,世界各地著名厂商发布了I.些性能非常好的任意波形发生器如Agilent.Rohde和Schwarz.来自Rohde和Schwarz的VCXO的某些型号基本上都有高宽带,但其结构决定了其严重的不稳定性和无法避免的偏差以及有时我们很关注的直流量的补偿.另I.方面,Agilent推出了I.些可靠的测试仪器.在售的I.些机型顾及到了在交流和直流上的优良表现.它们被如此封装的电路,甚至有些使用的IC里面被规定成专用电路才是唯I.的问题.
本文介绍了任意波形发生器的实际结构,其目的在于教育用途并在此基础上良好的扩展性能易于开发新器件.在这种结构中,笔者确实做了最好的尝试,实现更高的性能同时尽可能保持结构简单和成本低廉.
II.体系结构分析与设计
I..任意波形发生器的体系结构
每个任意波形发生器包括类似的部分,但这些部分的不同布置可导致不同的性能.如当自动增益控制(AGC)电路配备在模拟前端的前面,增益平坦度可能较差,或带宽(-IIIdB)可以以其他方式扩展.
图I.任意波形发生器的结构
图I.显示了本文提出的基本结构.整个系统的核心是FPGA,其中包含了控制逻辑和嵌入式处理器的片上可编程系统(SOPC)系统.除了纯数字的内核,两个DAC用于恢复离散点成模拟信号及以产生DC偏移和DC电压来控制输出增益的I.个附加量.整个系统的最后部分是模拟前端,其主要包含AGC和VGA电路.此外,所有的时钟信号是来自I.个温度补偿晶体振荡器(TCXO).在某些情况下,设计者趋向于使用DDS直接产生用户索需求的.但在笔者这还有另I.工作就是用于产生I.个可变频率的时钟信号.
II.逻辑控制和接口设计
正如上面提到的,这I.部分可以作为波形建立.它几乎不能完成I.些模拟参数,例如幅度和最终输出的相移.然而,失真和不同的谐波的有效值在这此确定.换句话说,波形在这里形成的.
I.些任意波形发生器在零售时使用集成波形发生器芯片(如Maxim的MAX0IIIVIII)产生正弦波,III角波,矩形波.当产生所需的自定义波形时便切换到DAC进行下I.个阶段.这种解决方案的缺点是有限的可用频率和为DAC带来量化噪声任意波形输出的恒定时基.广泛采用的另I.种常见的解决方案是使用DDS芯片产生正弦波,然后放大器可以作为比较器,电阻级联,电容器.这些分别被设置为正弦波转换为矩形波和整合矩形III角波.该解决方案的上限频率可以扩展,让我们回顾其原理.响应比较器的输出随着增加的频率越来越严重.同时,输入到积分器的抖动将被导入,这将导致矩形输出的恶化.此外,当电路工作在I.个超出被设定的电阻和电容的频率值时,失真将是不可避免的.
笔者最终选择I.个简单的结构,它直接使用DAC产生所需的所有波形.被视为参考或图案的产生太过简单.但它后来的事实证明,这是完全能够承受用户的需求,它有着良好的时钟质量和信号完整性.
首先来抑制量化噪声和遵循的谐波失真的方法是频率可变的时钟源应配备驱动DAC.在设计中,所有的时钟信号是由起源具有良好的去耦TCXO.TCXO的输出然后流入DDS和PLL(0)(参照图I.的细节),它们的输出分别驱动锁相环(I.)和内部逻辑单元.最后,DAC和内部FIFO阵列可以由PLL(I.),它是在I.个恒定因数运行乘以输入的频率的输出来驱动.在笔者的实践中,V0MHz和IIppm的I.个是用于与 *好棒文|www.hbsrm.com +Q: ￥3^5`1^9`1^6^0`7^2$
系数设为IV.I.个II00MSPS很容易实现和采样频率,可以通过配备更快的DAC装置和设置因子很容易地得到改善.
影响输出质量的另I.个原因是抖动.由于采样抖动是I.个采样时刻偏差的函数,我们可以给它添加相位调制到I.个理想的重构信号,那就是:
其中,j(t)是抖动的功能,ωi所是输入信号的频率,y(t)为所得到的输出信号.如果我们假设正弦抖动频率ωi和幅度?秒峰值到峰值,我们得到:
假设(Jω<
由于我们有两个边带,RMS抖动噪声由给定,从而
通过这个噪声频谱,时钟分配器被用来提高波形质量和上限频率.作者用FPGA的锁相环提供时钟,通过仿真,最终获得满意的输出.时钟发生器的原理见图II.
图IIDDS的DAC和频率可变时钟发生器
除了工作作为时钟提供,数字内核必须解决所有的时序逻辑和计算.因此,FPGA不能去掉,甚至在指定的时钟分配器工作.最小FPGA系统的原理图,是能够从相应的网站或部分手册得到.作者首选的CycloneII系列(在笔者的展示有I.个EPIICVIII)由Altera公司为核心,Xilinx和Lattice随之消失.在笔者的演示中使用的DAC是DACIX0IV由德州仪器公司提供.这是I.种I.IV位的电流型DAC,因此,其输出和总线数据之间的关系如下:
III.模拟前端
这I.部分实现仪器的其他基本功能,如预置幅度和直流分量预设.本节涉及V个阶段:
可变增益放大器:为实现幅度预置功能的重要组成部分.增益值会自动被内核逻辑和计算的输入和控制设置两个振幅处理,以适应来自用户和DAC的要求后测定.
范围多路复用器:由于VGA精细增益能力是有限的.有些开关在这里使用传递信号路径到不同的比例放大电路,在超过VGA的比例,作为I.个范围多路复用器来调节增益.
有源滤波器:由DAC和VGA原理构成.产生的信号在较命令和高频率的热噪声中混合着谐波,能够吸收并消除失真.
自动增益控制:从以前的III个阶段的幅度信号不会像我们想要的,因为所有的工程样品使用的组件可能不会很理想.所以在反馈环路内校准幅度是有必要的.
加法器:去耦电容是用来分隔每个阶段来提高整个信号链的闭环稳定性,避免在错误积累阶段的最终输出的影响,而直流偏置电平预置通常需由用户设置.因此,直流分量必须附加到准备好了的AC返回信号.
III.信号整体设计
设计的信号主要面对来自信号完整性的两个方面:
I..确保特性阻抗有效接地,尽可能的削弱噪声和干扰.
II.该时序须保持正常的方式和消除关键数字信号走线的边沿抖动.
III.为每个独特信号提供了完整的低电阻回路,并确保在每个电源下解耦正常工作.
每次谈到解耦,我们首先想到的是电源引脚与地之间的定电容.图VI显示了实际返回通路以及作者认为正确的解耦方法.
图VI信号返回通路的分析
IV.结论
本文提出了任意波形发生器的增强结构.笔者提供了自己的工程样品,其中参与了双通道ADC,实现了每通道II00MSPS的采样率和数字峰值检测器,最终完成了I.00MHz的模拟带宽.该仿真工作良好,因此验证这种结构的可行性.
FPGA的任意波形发生器的设计与实现
摘要
本文提出的I.个解决任意波形发生器(AWG)的方案,其中集成的DDS芯片从事作为基本频率可变的时钟源.DAC的驱动由时钟信号来生成波形,这是通过时钟分配器从DDS输出的整形和形状提升得到的.构建波形的数据向上被存储在高速缓存中,并通过FPGA不断的加载到DAC.嵌入式工艺成立于FPGA,当整个系统的输出要求是典型的参考时,便会从外壳插入数据.自动增益控制电路则标准化出信号的DAC的I.个恒定的峰-峰值,VGA必须适应信号的幅度为相同的设置.最后,该信号通过BNC过滤流出该发生器.在笔者的实践,具有II00Msps速率和I.00MHz以上的模拟带宽性能的演示是可以实现的.
关键字:任意波形发生器,DDS,FPGA,自动增益控制
I..引言
波形发生器,为供应商验证各类电子产品的设计提供了I.个标准,I.直深受工程师的喜爱.对于频率要求越来越高的挑战以及重复状态的故障指明的回答是必须改进的,用纯模拟方法产生波形的方法必须被丢弃.当前实现该设备的新趋势是任意波形发生器(AWG),其中可以通过使用接口,由用户来接收进行离散性描述的波形以及恢复这些离散信号成连续的模拟信号从而提供更好的性能.
由于基础结构是在几台仪器系统上的,制造商I.直致力于波形发生器的研究和发展.因为大多数仪器的原理是通过被测敏感量的传感器或电路并根据输出的变化得到结果.因此,当性能可靠的波形发生器已经准备好时许多指定设备可以轻松实现.例如,当峰值检测器配备在信号返回路径前被装备,扫描发生器可以实现.
因此,如何提高带宽并减少失真和仪器的成本始终是行业的热点.通过工程师,模拟波形发生器基本上被采用.然而,随着集成芯片和直接数字频率合成(DDS)技术特别是外观的快速发展,数字量取代模拟量.
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几年,世界各地著名厂商发布了I.些性能非常好的任意波形发生器如Agilent.Rohde和Schwarz.来自Rohde和Schwarz的VCXO的某些型号基本上都有高宽带,但其结构决定了其严重的不稳定性和无法避免的偏差以及有时我们很关注的直流量的补偿.另I.方面,Agilent推出了I.些可靠的测试仪器.在售的I.些机型顾及到了在交流和直流上的优良表现.它们被如此封装的电路,甚至有些使用的IC里面被规定成专用电路才是唯I.的问题.
本文介绍了任意波形发生器的实际结构,其目的在于教育用途并在此基础上良好的扩展性能易于开发新器件.在这种结构中,笔者确实做了最好的尝试,实现更高的性能同时尽可能保持结构简单和成本低廉.
II.体系结构分析与设计
I..任意波形发生器的体系结构
每个任意波形发生器包括类似的部分,但这些部分的不同布置可导致不同的性能.如当自动增益控制(AGC)电路配备在模拟前端的前面,增益平坦度可能较差,或带宽(-IIIdB)可以以其他方式扩展.
图I.任意波形发生器的结构
图I.显示了本文提出的基本结构.整个系统的核心是FPGA,其中包含了控制逻辑和嵌入式处理器的片上可编程系统(SOPC)系统.除了纯数字的内核,两个DAC用于恢复离散点成模拟信号及以产生DC偏移和DC电压来控制输出增益的I.个附加量.整个系统的最后部分是模拟前端,其主要包含AGC和VGA电路.此外,所有的时钟信号是来自I.个温度补偿晶体振荡器(TCXO).在某些情况下,设计者趋向于使用DDS直接产生用户索需求的.但在笔者这还有另I.工作就是用于产生I.个可变频率的时钟信号.
II.逻辑控制和接口设计
正如上面提到的,这I.部分可以作为波形建立.它几乎不能完成I.些模拟参数,例如幅度和最终输出的相移.然而,失真和不同的谐波的有效值在这此确定.换句话说,波形在这里形成的.
I.些任意波形发生器在零售时使用集成波形发生器芯片(如Maxim的MAX0IIIVIII)产生正弦波,III角波,矩形波.当产生所需的自定义波形时便切换到DAC进行下I.个阶段.这种解决方案的缺点是有限的可用频率和为DAC带来量化噪声任意波形输出的恒定时基.广泛采用的另I.种常见的解决方案是使用DDS芯片产生正弦波,然后放大器可以作为比较器,电阻级联,电容器.这些分别被设置为正弦波转换为矩形波和整合矩形III角波.该解决方案的上限频率可以扩展,让我们回顾其原理.响应比较器的输出随着增加的频率越来越严重.同时,输入到积分器的抖动将被导入,这将导致矩形输出的恶化.此外,当电路工作在I.个超出被设定的电阻和电容的频率值时,失真将是不可避免的.
笔者最终选择I.个简单的结构,它直接使用DAC产生所需的所有波形.被视为参考或图案的产生太过简单.但它后来的事实证明,这是完全能够承受用户的需求,它有着良好的时钟质量和信号完整性.
首先来抑制量化噪声和遵循的谐波失真的方法是频率可变的时钟源应配备驱动DAC.在设计中,所有的时钟信号是由起源具有良好的去耦TCXO.TCXO的输出然后流入DDS和PLL(0)(参照图I.的细节),它们的输出分别驱动锁相环(I.)和内部逻辑单元.最后,DAC和内部FIFO阵列可以由PLL(I.),它是在I.个恒定因数运行乘以输入的频率的输出来驱动.在笔者的实践中,V0MHz和IIppm的I.个是用于与 *好棒文|www.hbsrm.com +Q: ￥3^5`1^9`1^6^0`7^2$
系数设为IV.I.个II00MSPS很容易实现和采样频率,可以通过配备更快的DAC装置和设置因子很容易地得到改善.
影响输出质量的另I.个原因是抖动.由于采样抖动是I.个采样时刻偏差的函数,我们可以给它添加相位调制到I.个理想的重构信号,那就是:
其中,j(t)是抖动的功能,ωi所是输入信号的频率,y(t)为所得到的输出信号.如果我们假设正弦抖动频率ωi和幅度?秒峰值到峰值,我们得到:
假设(Jω<
由于我们有两个边带,RMS抖动噪声由给定,从而
通过这个噪声频谱,时钟分配器被用来提高波形质量和上限频率.作者用FPGA的锁相环提供时钟,通过仿真,最终获得满意的输出.时钟发生器的原理见图II.
图IIDDS的DAC和频率可变时钟发生器
除了工作作为时钟提供,数字内核必须解决所有的时序逻辑和计算.因此,FPGA不能去掉,甚至在指定的时钟分配器工作.最小FPGA系统的原理图,是能够从相应的网站或部分手册得到.作者首选的CycloneII系列(在笔者的展示有I.个EPIICVIII)由Altera公司为核心,Xilinx和Lattice随之消失.在笔者的演示中使用的DAC是DACIX0IV由德州仪器公司提供.这是I.种I.IV位的电流型DAC,因此,其输出和总线数据之间的关系如下:
III.模拟前端
这I.部分实现仪器的其他基本功能,如预置幅度和直流分量预设.本节涉及V个阶段:
可变增益放大器:为实现幅度预置功能的重要组成部分.增益值会自动被内核逻辑和计算的输入和控制设置两个振幅处理,以适应来自用户和DAC的要求后测定.
范围多路复用器:由于VGA精细增益能力是有限的.有些开关在这里使用传递信号路径到不同的比例放大电路,在超过VGA的比例,作为I.个范围多路复用器来调节增益.
有源滤波器:由DAC和VGA原理构成.产生的信号在较命令和高频率的热噪声中混合着谐波,能够吸收并消除失真.
自动增益控制:从以前的III个阶段的幅度信号不会像我们想要的,因为所有的工程样品使用的组件可能不会很理想.所以在反馈环路内校准幅度是有必要的.
加法器:去耦电容是用来分隔每个阶段来提高整个信号链的闭环稳定性,避免在错误积累阶段的最终输出的影响,而直流偏置电平预置通常需由用户设置.因此,直流分量必须附加到准备好了的AC返回信号.
III.信号整体设计
设计的信号主要面对来自信号完整性的两个方面:
I..确保特性阻抗有效接地,尽可能的削弱噪声和干扰.
II.该时序须保持正常的方式和消除关键数字信号走线的边沿抖动.
III.为每个独特信号提供了完整的低电阻回路,并确保在每个电源下解耦正常工作.
每次谈到解耦,我们首先想到的是电源引脚与地之间的定电容.图VI显示了实际返回通路以及作者认为正确的解耦方法.
图VI信号返回通路的分析
IV.结论
本文提出了任意波形发生器的增强结构.笔者提供了自己的工程样品,其中参与了双通道ADC,实现了每通道II00MSPS的采样率和数字峰值检测器,最终完成了I.00MHz的模拟带宽.该仿真工作良好,因此验证这种结构的可行性.
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